石くれと砂粒の世界

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<<   作成日時 : 2006/11/18 19:52   >>

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 EEPROMで記憶情報を電気信号を使ってどのように消去しているかを説明してきました。電気的な消去ができるようになってもEEPROMにはまだ大きな課題がありました。メモリーの重要な性能は記憶できる情報の量(記憶容量)です。もちろん1ビットを記憶するメモリーセルができれば、あとはそれを必要なだけ繋げれば記憶容量は無限に増やせます。でもメモリーセルの数を増やせばそれだけチップつまり石が大きくなります。これはコスト、つまり値段がどんどん高くなることです。

 DRAMなどに比べて記憶容量は少ないのに値段が高くては使ってもらえません。いかにメモリーセルを小さい面積に作って同じ大きさの石にできるだけ大きな記憶容量をもたせられるかが大きな課題となります。

 前回説明したようにメモリーセルが1個のトランジスタで済めば、これまで2個のトランジスタが必要だったのに比べてメモリーセルが大幅に小さくできます。そして現在、身の回りで目にする機会が多くなったフラッシュメモリーでは、さらに回路的な工夫が加えられ、1ビット当たりのチップ面積が大幅に小さくなりました。

 また特許を使って説明しましょう。この技術を提案した特許は特許1921749号(特公平6-44612号)で、1987年に東芝社から出願されています。発明者はこれも舛岡氏です。特許図面を使って説明します。特許に載っている図はかなり大きいので、ここではその一部だけを示しました。画像

 図(c)がこれまでの回路です。4つのメモリーセル(4個のMOSFET)だけを抜き出したものですが、ワード線53が縦方向に並ぶMOSFET50の制御ゲートを繋いでいます。ビット線51は横方向に並ぶMOSFETのドレインを繋いでいます。ソースはソース線52で横方向に繋がれ接地されています。

 これに対して新しい回路を図(a)に示します。この回路では4個のMOSFET11のドレインとソースが直列に繋げられています。4本のワード線14は各MOSFETの制御ゲートに接続され、図では削ってしまいましたが、横方向に並ぶMOSFETの制御ゲートを繋いでいます。ビット線12は一番上のMOSFETのドレインに繋がっているだけです。ソース線13は一番下のMOSFETのソースに繋がっているだけです。

 この回路を石の上に作ったときの断面図が図(b)です。23がビット線を表していますが、このビット線は左端のn型領域21Cだけに接続され、右側の各MOSFETのn型領域21には接続されていません。隣同士のMOSFETのドレインとソースは直列接続ですからn型領域21を共通に使えばよく、外部の配線はいらないのです。

 図(c)の回路では隣り合うMOSFETのソースとドレインのn型領域は分離しなければならず、1つずつに配線をしなければなりません。これが不要になった分だけ、図(a)の場合は同じ面積のチップに詰め込めるメモリーセルの数が多くなるのがおわかりになると思います。また図(a)では4個のMOSFETを一組にした場合が描かれていますが、これは図を簡単にするためで、実際にはもっと多くのMOSFETを直列接続します。一組の数が多ければ多いほど、配線を省略できる数も多くなるので、1チップに多くのメモリーセルを組み込めます。

 この図(a)の場合をNAND(ナンド)型、図(c)の場合をNOR(ノア)型と言いますが、NAND型がすべての点で優れているわけではありません。MOSFETを直列接続したため、犠牲になる機能があります。それは動作の違いで説明できます。

 図(a)の場合、書き込み(浮遊ゲート24(図(b))に電子を入れる)動作を行う場合はつぎのようにすると特許には書かれています。まず上から2番目のセルの浮遊ゲートだけに電子を入れるためにはこのセルに繋がるワード線1421に10V、他の3本のワード線にはこれより高い20Vをかけます。この組以外(図示していません)に繋がるワード線はすべて0Vにします。こうするとこの組の4個のMOSFETはすべてオンになります。ここでビット線12に10V(図示されていない他のビット線は0Vのままにします)、ソース線13は0Vとします。こうするとソース、ドレインが直列に接続されている4つのMOSFETのうち、ゲート電圧の低い上から2番目のソース−ドレイン間にもっとも大きな電圧がかかることになります。これによってこのチャンネルにホットエレクトロンが発生し、浮遊ゲート24に電子が入ることになります。

 読み出しの場合(上から2番目のセルの浮遊ゲートに電子がいるかいないかを判定する)には、このセルに繋がるワード線1421に2V、他の3本のワード線にはこれより高い7Vをかけます。この組以外(図示していません)に繋がるワード線はすべて0Vにします。これでこの組の4個のMOSFETはすべてオンになります。ここでビット線12に小さな電圧1V(図示されていない他のビット線は0Vのままにします)をかけ、ソース線13は0Vとします。

 こうするともし2番目のセルの浮遊ゲートに電子がいると、このMOSFETはオンになれず、ビット線には電流が流れません。浮遊ゲートに電子がいないと、ゲート電圧2Vでも2番目のMOSFETはオンになり、直列に接続されている4つのMOSFETのドレイン、ソースを通って電流が流れますので、浮遊ゲートに電子がいるかいないか判断ができることになります。読み出し動作で浮遊ゲートに電子が入ってしまっては困りますから、ワード線、ビット線にかける電圧は極力小さくする必要があります。

 最後に消去の場合ですが、すべてのワード線に20V,ビット線、ソース線に15Vをかけます。こうすると各MOSFETはゲートよりソース、ドレインの電位が少し低いのでオンに保たれます。そして浮遊ゲート24の電子にとっては強いプラス電圧の電極が周囲にあることになり、一番近いドレインへトンネルするか電界放出されるかすることになります。この場合、4つのMOSFETのソース、ドレインは接続されていますから、1つのセルの情報だけを消すことはできないことになります。

 書き込みと読み出しは1セルごとにできますが、消去は一組になった4つのセル一括でしかできません。フラッシュというのはこの一括という意味です。1ビットごとに書き込み、消去をしなければならないコンピュータの主メモリーのような用途には使えませんが、ファイルの保存などまとまった情報の記憶ならこれで十分です。このNAND型EEPROM(フラッシュEEPROM)が実現したことで、不揮発性半導体メモリーが急速に普及することになりました。

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